（原标题：TSV，太贵了！）

若是您但愿不错频频碰头，接待标星保藏哦~

编按

TSV时间当作2.5D和3.5D封装的中枢，极地面推进了芯片集成度的种植。然则，其发愤的老本和复杂的制造工艺成为制约其平凡应用的紧要瓶颈。跟着Chiplet期间的到来，对大尺寸、高性能中介层的需求日益增长，TSV的老本问题愈发凸起，互联难题困扰着行业的发展突出。

近几年，收获于先进封装时间的迅猛发展使得芯片集成度不断攀升，单个芯片中容纳的晶体管数目大幅增加。而先进封装的快速发展，离不开一项关节时间：中介层。内容上，中介层是一种位于多个芯片或裸片之间的薄型基板，被用当作堆叠芯片的技能，起到互联的作用。TSV interposer（硅通孔中介层）是当下热点使用的互联时间之一。

TSV，“发愤”的互联时间

TSV中介层是终了2.5D封装的关节。在2.5D封装中，TSV中介层舍弃在芯片与芯片之间的中间层，当作逻辑芯片和内存芯片等不同芯粒之间的承接桥梁。TSV中介层允许电信号通过芯片之间的垂纵贯谈平直传递，从而幸免了传统封装中信号必须绕过通盘封装基板的长旅途。这么不仅裁减了信号旅途，还显贵假造了蔓延和功耗。

如下图台积电早期的CoWoS-S封装时间便是2.5D的代表，CoWoS-S中的S代表的便是硅中介层。Nvidia的A100 GPU便是采纳的这种封装相貌。

图源：IEEE Fellow刘汉诚演讲说明

借助TSV的垂直承接相貌，封装从2.5D又来到3D，进而发展到3.5D。下图不错很直不雅的看出这几大封装时间的区别，2.5D是将两个die平铺承接在全部；3D是把一个个die叠起来放，通过TSV将各芯片层平直垂直承接；而3.5D则联接了2.5D和3D封装两者的上风，即营救芯粒（Chiplet）和芯片堆叠的组合。芯粒不错是逻辑处理单位、存储单位或I/O单位，它们以模块化的相貌集成在一个封装中，通过更多的TSV中介层互连。3.5D封装不错说是半导体封装时间的一个紧要进展。

但是有一个矛盾点开动暴露，TSV中介层十分贵。由于中介层是一块硅，因此必须以同样的相貌制造，跟着行业加快参预芯粒（chiplet）期间，TSV中阶级也要作念的越来越大。大尺寸的TSV中介层更贵了。由于复杂的制造工艺、多层封装的集成难度、材料老本高、热经管、低良率以及高时间门槛等多个成分，使得TSV的老本越来越高。TSV尺寸越大或数目越多，良率着落越光显，绝顶是在大面积的TSV中介层上，良率问题更为凸起。

传统芯片受到所谓的光罩尺寸的规定，光罩尺寸是机器里面一次不错“打印”多大一层的基本规定。为了终了芯片尺寸与光罩尺寸相符的家具，台积电一直在开辟多光罩尺寸的中介层时间，使这些家具不错作念得更大。Nvidia的最新的基于Blackwell架构的GB200芯片包含了2080亿个晶体管，使用TSMC的4N工艺，芯片采纳了“双光罩规定（two-reticle limit）”想象，这意味着芯单方面积极大，接近光刻建立的最大规定，通过使用两个光罩来隐私通盘芯片。

为了叮嘱TSV中介层的高老本，行业正在积极探索其他替代决议。

干掉TSV，芯片巨头输攻墨守

11月8日，IEEE Fellow刘汉诚刘汉诚教会在第二届集成芯片和芯粒大会上的不雅点激发了笔者的随和：TSV中介层的地位正在受到挑战，并逐渐被EMIB、LSI以及有机中介层等新兴时间所取代。他指出，业界有种说法“If you are working in chiplet，and you are not working in bridge，you don’t know what you are doing。”桥在Chiplet中至关紧要。而前两种相貌齐是与桥干系。

英特尔的EMIB

EMIB（Embedded Multi-die Interconnect Bridge，镶嵌式多芯片互连桥），是英特尔提议的一种改进封装决议。它不使用大的TSV中阶级，而是使器具有多个布线层的十分小的桥接芯片，英特尔称之为桥接器，将之镶嵌在封装基板，然后通过C4或C2微凸块（bump）与上方的芯片进行承接。若是需要更多带宽，英特尔不错在两个芯片之间镶嵌多个桥接器，疏忽在使用两个以上芯片的想象中镶嵌多个桥接器。

英特尔EMIB封装时间结构（图源：英特尔）

比拟TSV中介层，EMIB不需要复杂的硅通孔，因此幸免了TSV带来的热经管和制造难度。此外，该桥接器的老本远低于大型TSV中介层。

英特尔第一代EMIB

但是这种承接相貌十分复杂，这是因为，在EMIB时间中，不同的芯片可能需要通过不同尺寸和模式的凸块进行承接。举例，C4凸块（频频较大）和C2凸块（频频较小）可能鉴别用于不同的信号、电源传输需求，或是为了稳当芯片的不同尺寸和特色。由于在合并晶圆上的每个芯片齐要使用两种不同类型的焊点，这就增加了制造工艺的复杂性。每一个芯片在封装过程中齐必须精准瞄准并匹配不同类型的焊点，这对工艺精度和制造过程提议了更高条件。

不外，咫尺英特尔的EMIB封装时间还是在其GPU Max系列（代号为 Ponte Vecchio）、第四代英特尔Xeon和Xeon 6处理器以及英特尔Stratix 10 FPGA、Agilex FPGA等处理器中获得考据。而且Ansys正在与 Intel Foundry就该封装时间进行签核考据。

英特尔还思将EMIB时间带入3.5D封装，继续引颈先进封装。

台积电的LSI

与英特尔的EMIB同样，台积电提议了另一种先进的硅桥互连时间LSI（Localized Silicon Interconnects），LSI的想象指标亦然替代传统的TSV中介层（TSV-Interposer），从而减少制变老本并提高封装良率。这一时间在台积电的CoWoS和InFO平台中齐有应用。

2022年，苹果发布了M1 Ultra芯片。其所用的是苹果自创的UltraFusion封装时间，它通过硅桥（Si Bridge）横向承接，将两个M1 Max芯片的芯粒（die）互连在全部。使用的是台积电的InFO_LSI封装时间，这亦然第一款使用台积电硅桥时间的批量家具。

在CoWoS-S之后，台积电推出了一款新的芯片后家具——CoWoS-L。与 InFO 家具中添加的镶嵌式LSI，CoWoS组件中也添加了同样的竖立。TSV硅中介层被重新构建的中介层（RI）取代，RI由镶嵌扇出电磁兼容层（EMC）和重布线层（RDLs）中的硅桥（Si Bridge，也称局部硅互连，Local Silicon Interconnect, LSI）构成。

台积电CoWos-L封装（图源：台积电）

除此以外，台积电和SK海力士也在协力将HBM4平直堆叠在SoC上头，而不是平铺在SoC操纵。这种堆叠结构通过裁减信号传输旅途，减少了TSV中介层的尺寸。而英伟达和SK海力士，以及三星则通过探索使用羼杂键合时间来平直替代掉TSV。

IBM的DBHi

IBM他们也作念硅桥，他们的模式是DBHi（Direct Bonded Heterogeneous Integration）。IBM的作念法与英特尔的很像，但是他们的chiplet唯有一种bump—C4 bump。IBM在客岁的ECTC上所发表的论文称，他们的bridge不是要镶嵌到基板当中，而是要用名义桥接的模式，使用Cu柱平直键合到处理器芯片上和处理器芯片之间，从而终了芯片之间的高带宽、低蔓延、低功耗通讯。

DBHi时间的上风主要有：1）硅桥上的 BEOL 级细间距互连可终了高带宽互连；2）匹配芯片和桥接器的 CTE，终了细间距互连商量（间距约 30 μm）；3）低 BoM 老本（使用圭表间距基板，但不需要大型硅中介层、细间距 RDL、细间距或桥式镶嵌式基板）；4）可靠性好。

硅桥结构的横截面图像（图源：IBM）

平直键合异质集成 (DBHi) 硅桥封装的图示

（图源：IBM）

有机中阶级（Organic-interposer）

咫尺，中介层大多是硅材料，也便是常说的硅中介层。硅中介层因其高输入/输出 (I/O) 密度和老练的制造工艺而广为使用，但出于老本计划，瞻望改日采纳有机中介层的半导体封装将有所增长。硅中介层也存在某些瑕疵，举例与TSV和热经管干系的可靠性挑战。

因此，业界预测，在改日几年，硅中介层可能会被有机中介层取代。有机中介层因其完善的供应链和湿法蚀刻等传统减材制造工艺而以其老本效益而有名。它们比硅和玻璃中介层更天真，允洽某些应用，如逻辑内存集成、大型 CPU、GPU 和特定类型的 ASIC。然则，有机中介层的 I/O 密度较低，况兼由于其天真性而濒临机械规定。尽管存在这些挑战，但它们已在高性能RF应用中获得考据，况兼研究仍在继续探索它们不才一代高性能应用中的后劲。

台积电的CoWoS-R封装时间用有机中介层取代了CoWoS-S的硅中介层。有机中介层具有细间距RDL，可在HBM和芯片之间以致芯片和基板之间提供高速承接。与CoWoS-S比拟，CoWoS-R提供了异常的可靠性和良率，因为有机中介层本人具有柔韧性，可充任应力缓冲器，并收缩由于基板和中介层之间的热扩展系数不匹配而引起的可靠性问题。

CoWoS-R封装

一般的有机中介层结构刚性较差，难以单独处理。这意味着它们需要固定在载体或同样物上进行电气查验，而无法在这种景况下阐明正面和后面的导通性是一个挑战。日本材料厂商TOPPAN正在开辟无芯有机中介层。据悉，该样品将于2027财年开动提供，并规划于2028财年开动量产。

TOPPAN表现，借助这种新式无芯有机中介层，TOPPAN使用了一种热扩展系数 (CTE) 较低的材料来加固再漫步层 (RDL) 的两侧。简便的无芯结构在营救细间距互连和低 CTE 的同期，还增加了刚性。这意味着有机中介层本人不错独处于载体，从而提供天下上第一个不错进行独处电气查验保证的有机中介层。可靠性获得增强，从而有助于显贵减少因中介层流毒导致的芯片处置蚀本。

无芯有机中介层剖面结构默示图

玻璃基板

值得一提的是，玻璃基板亦然一种很有长进的硅替代品，因为它们具有以较低老本终了更高互连密度的后劲。它们在需要超高 I/O 间距密度的应用中具有上风，举例高带宽内存 (HBM)、高性能筹算和基于光电子的筹算。玻璃中介层以面板时局出产时具有老本效益，不错终了高产量。然则，它们濒临着制造方面的挑战，举例名义流毒、与硅比拟较低的热导率以及玻璃通孔 (TGV) 的有用直径规定。研究重心是校正蚀刻时间、行使团聚物和金属化，以及开辟基于面板的模式以终了具有老本效益的出产。

英特尔、台积电、三星等代工场齐在狂妄投资玻璃基板时间。英特尔客岁9月份，晓谕推出业界首款用于下一代先进封装的玻璃基板，规划在2026至2030年量产。英特尔称，到2030年之前，半导体产业很可能会达到使用有机材料在矽封装上延展电晶体数目的极限，有机材料不仅更耗电，况兼有着扩展与翘曲等规定。

英特尔工程师拿着测试玻璃基板（起原：intel）

与现今的有机基板比拟，玻璃私有的超低平坦度、更佳的热巩固性和机械巩固性不错提高基板的互连密度。玻璃基板不错承受更高的温度，图案变形（pattern distortion）假造50%，超低平坦度可加大微影制程的焦距深度，况兼具有极其雅致的层间互连隐私所需的尺寸巩固性。由于这些私有的特色，玻璃基板上的互连密度不错提高10倍。此外，玻璃的机械特色更高，不错终了高拼装良率的超大型封装。

集成芯片已成为咫尺大算力芯片的主流旅途，Chiplet期间的到来，对芯片互连时间提议了更高的条件。在第二届集成芯片和芯粒大会上，复旦大学刘琦教会，清华大学尹首一教会、香港科技大学谢源教会，中国科学院筹算时间研究所孙凝晖院士，北京大学蔡一茂教会，兆易改进胡洪等群众和学者就大芯片的挑战与机遇发表了各自的见地，他们一致以为：

“集成芯移时间需要责罚制造、体紧缚构、应用等一系列的问题才能更好的走向通用。大算力芯片不单是是算，对存储互联架构条件也很高，集成芯移时间对算力，存力和运力齐会有新的条件。要随和先进工艺，研究逻辑器件的3D集成时间。要从践诺应用角度计划，功耗会规定算力发扬。需要设法从架构，低功耗电路，系统诊治方面进行想象，使得发扬出的算力更大。从集群范围发展角度来看，作念范围超大集群十分辛勤。因此需要在动力规定下，提高动力行使效果，提高互联数据行使效果。”

TSV当作一种老练的互连时间，为Chiplet的发展奠定了基础。然则，跟着Chiplet范围的不断扩大，TSV的高老本问题日益突显。EMIB、LSI、有机材料以及玻璃基板等这些新兴时间的涌现，记号着芯片互连时间正朝着愈增加元化、定制化的方针发展。改日，何如均衡老本、性能和良率，将是中介层时间发展所濒临的紧要挑战。

半导体佳构公众号保举

专注半导体领域更多原创内容

随和公共半导体产业动向与趋势

*免责声明：本文由作家原创。著作内容系作家个东谈主不雅点，半导体行业不雅察转载仅为了传达一种不同的不雅点，不代表半导体行业不雅察对该不雅点赞同或营救，若是有任何异议，接待研究半导体行业不雅察。

今天是《半导体行业不雅察》为您共享的第3947期内容，接待随和。

『半导体第一垂直媒体』

及时 专科 原创 深度

公众号ID：icbank

可爱咱们的内容就点“在看”共享给小伙伴哦